《VLSI设计基础》课程教学大纲

《VLSI设计基础》课程教学大纲

课程名称：VLSI设计基础

课程代码：ELST3203

英文名称：VLSIDesignBasics

课程性质：专业必修课程

学分/学时：3/72（讲课36，实验36）

开课学期：第5学期

适用专业：电子科学与技术、微电子科学与工程、集成电路设计与集成系统

先修课程：数字系统与逻辑设计

后续课程：基于FPGA的系统设计、集成电路版图设计等

开课单位：电子信息学院

课程负责人：白春风

大纲执笔人：白春风

大纲审核人：乔东海

课程性质与教学目标

课程性质：《VLSI设计基础》是微电子、电子科学与技术等专业的一门专业基础课。由于超大规模集成电路主要是指数字电路并且主要采用CMOS工艺，这门课主要讲述CMOS数字集成电路的设计技术。与前修课程所要求的在门级或者RTL级对数字电路的理解不同，该课程从晶体管、器件以及复杂性管理的层面讲述大规模数字集成电路的原理和设计方法，既包含丰富的理论，又贴近产业，具有很强的理论性和工程性。该课程注重使用EDA工具，使学生更直观的认识大规模集成电路的设计过程。

教学目标：本课程以数字集成电路设计作为对象，研究在CMOS工艺下设计大规模数字集成电路的设计技术。认识作为设计环境的CMOS工艺的特点，掌握CMOS工艺的基本流程，了解版图的概念；掌握MOS管的电学特性，理解按比例缩小原则的意义；掌握逻辑门、触发器、动态逻辑的晶体管级电路结构，并能够分析不同结构的优缺点；理解在运算速度、功耗、面积或者设计时间等约束下算术组合模块的结构选择，进而进一步深化对VerilogHDL的认识，为高级数字电路设计打下基础；掌握半导体存储器的基本结构，并能够分析不同结构的优缺点。本课程的具体教学目标如下：

1.       掌握超大规模集成电路设计的基本方法和流程，了解计算机辅助设计技术，能够跟踪大规模集成电路的发展动态；

2.       具备标准CMOS工艺的基础知识，实现对数字电路的认识从门级和RTL级到器件级的深化，能够理解按比例缩小的意义，能够进行晶体管级的电路分析与设计；

3.       具备对大规模数字电路中相关问题分析和建模的能力，能够分析数字集成电路单元不同结构的特点，能够分析微处理器、数字信号处理器和基带处理器等不同应用场合对数字集成电路单元的晶体管级设计的要求；

4.       具备根据需求设计数字系统的基本能力，能够考虑到器件层面的问题并制定合理的解决方案，能够根据应用场景综合考虑速度、功耗、面积以及设计时间等目标约束，选择合适的系统结构和电路结构；

5.       了解使用EDA工具进行数字电路综合和后端设计的基本流程。

课程目标与毕业要求的对应关系

毕业要求

指标点

课程目标

1、工程知识

1-2掌握计算机软硬件基础知识，具备对工程问题进行软硬件分析与设计的基本能力

1-4理解系统的概念及其在电子科学与技术相关领域的体现，能将专业知识用于描述和分析复杂工程问题的解决方案

教学目标1

2、问题分析

2-1能运用数理和工程知识识别和判断电子科学与技术相关领域复杂工程问题中的关键环节和参数

2-3能运用基本原理分析复杂工程问题，以获得有效结论。

教学目标2和3

3、设计/开发解决方案

3-1能利用专业知识，根据给定的设计指标，设计电路与系统相关领域的单元或过程

教学目标2和4

5、使用现代工具

5-2能针对复杂工程问题，选择并合理使用软硬件设计与仿真平台，并理解其局限性。

教学目标5

课程教学内容及学时分配（总计36课时；重点内容：«；难点内容：D）

1、概论（4学时）（支撑课程目标1）

1)     发展历史

2)     电路设计举例

3)     VLSI设计方法综述

4)     VLSI设计流程

5)     规范化、模块化和本地化的概念

6)     全定制设计与半定制设计

7)     封装技术

8)     计算机辅助设计技术

²  目标及要求：

1)     清楚本课程的主要教学目标和教学内容，考核方式；

2)     了解集成电路工艺的发展概况和发展趋势，了解什么是数字集成电路；

3)     掌握VLSI的基本设计方法和设计流程，理解设计约束之间的权衡«D；

4)     了解基于FPGA、基于门阵列、基于标准单元等设计风格的特点；

5)     了解EDA工具的意义并理解其局限性。

²  作业内容：

什么是电路？什么是数字电路？请从抽象的角度和物理实在的角度分别描述。

²  讨论内容：

为芯片研发起草一个设计周期和开发成本的计划，特别是如果客户要求在一个月内、半年和一年内开发出芯片，你会分别选择什么设计方式？

²  自学拓展：

基于VerilogHDL的大规模数字系统设计。

2、集成电路工艺与版图（4学时）（支撑课程目标1、2）

1)     CMOS工艺的基本流程与技术发展

2)     MOS管的结构

3)     版图设计规则

4)     全定制掩膜版图设计

5)     MOS管的电压-电流特性

6)     MOS管的寄生电容

7)     CMOS工艺的按比例缩小以及MOS管的小尺寸效应

8)     MOS管的SPICE模型

²  目标及要求：

1)     能够意识到电路的实体概念，认识到版图设计是抽象的电路设计能够转化为实体电路的最后环节；«

2)     了解集成电路工艺的演化历史和发展趋势，理解背后的推动因素；

3)     能对MOS管的工艺结构、电学特性、半导体寄生因素进行分析；«D

4)     掌握MOS管的小尺寸效应和背后的物理原理，了解SoC趋势在纳米级CMOS工艺时代遇到的挑战。«

²  作业内容：

使用SPICE对MOS管建模时，一级模型、二级模型、三级模型分别是什么？寄生电容对电路的影响是什么？电容的本质是什么。

²  讨论内容：

作为物理实体的电路和同学们过去所理解的“电路图”有什么不同和相同点？

²  自学拓展：

目前CMOS工艺的最新发展状况。

3、MOS管反相器（4学时）（支撑课程目标2、3、4）

1)     反相器结构的发展历史

2)     MOS管作为负载的反相器

3)     CMOS反相器

4)     延迟时间的定义

5)     延迟时间的计算

6)     延迟限制下的反相器设计

7)     互连线电容的估算

8)     互连线延迟的计算

9)     CMOS反相器的开关功耗

²  目标及要求：

1)     了解作为逻辑非门的实体的反相器的发展历史；

2)     能够分析反相器延迟的影响因素，掌握反相器延迟时间的建模和计算，理解超级缓冲器的原理；«D

3)     能够分析互连线的分布模型，能够分析互连线寄生电阻和寄生电容的影响。«D

²  作业内容：

证明超级缓冲器中单级反相器扇出与扇入的比例等于e时具有最低的缓冲延时。

²  讨论内容：

CMOS逻辑电路（最简单的比如本章学习的反相器）为什么是反相的？

²  自学拓展：

时钟树的设计。

4、组合MOS逻辑电路（4学时）（支撑课程目标2、3、4）

1)     概述

2)     伪NMOS（PMOS）负载的MOS逻辑电路

3)     CMOS逻辑电路

4)     复杂逻辑电路

5)     CMOS传输门

²  目标及要求：

1)     能够计算伪NMOS（PMOS）负载的MOS逻辑电路的VOH和VOL，能够分析多输入伪NMOS（PMOS）负载的MOS逻辑电路的瞬态响应；«D

2)     掌握化简或者变换逻辑表达式并设计CMOS逻辑门的方法，掌握晶体管尺寸的计算方法；«D

3)     能够根据对偶概念设计较复杂的CMOS逻辑门的晶体管级电路；«

4)     能够基于CMOS传输门设计逻辑门；«

5)     掌握FFT算法，能使用基2FFT算法快速计算DFT；

²  作业内容：

安排足够练习以促使学生掌握晶体管级逻辑门电路设计的方法，主要包括伪NMOS（PMOS）负载的结构、CMOS结构、基于传输门的阵列结构。

²  讨论内容：

设计多输入伪NMOS（PMOS）负载的逻辑电路时，伪NMOS（PMOS）负载的尺寸应当满足什么条件？

²  自学拓展：

纳米级CMOS工艺下设计CMOS逻辑电路时如何计算晶体管尺寸。

5、时序MOS逻辑电路（6学时）（支撑课程目标2、3、4）

1)     概述

2)     双稳态元件的特性

3)     SR锁存器

4)     钟控锁存器和触发器电路

5)     钟控锁存器的时间相关参数

6)     CMOS的D锁存器和边沿触发器

7)     基于脉冲锁存器的钟控存储器

8)     时钟系统的能耗及其节能措施

²  目标及要求：

1)     能够从数学的角度解释锁存器具有双稳态的原因；«D

2)     掌握SR锁存器的电路结构和用途；«

3)     了解钟控锁存器和触发器，理解建立时间和保持时间的定义；

4)     了解CMOS的D锁存器，掌握D触发器晶体管级电路的主要结构和各自的优缺点；«

5)     了解时钟功耗的影响因素，了解在不同大规模集成芯片中时钟功耗所占的比例。

²  作业内容：

用一个版图编辑工具设计上升沿触发的D触发器的版图。

²  讨论内容：

主从结构上升沿触发的D触发器的建立时间和保持时间应当满足什么条件。

²  自学拓展：

基于读出放大器的触发器，时钟存储器件中的逻辑嵌入。

6、动态逻辑电路（6学时）（支撑课程目标2、3、4）

1)     概念

2)     传输晶体管电路的基本原理

3)     电压自举技术

4)     同步动态电路技术

5)     动态CMOS电路技术

²  目标及要求：

1)     能够分析动态逻辑内在的锁存功能与基于双稳态元件的锁存器的区别；«

2)     掌握传输晶体管电路的基本原理；«

3)     能够从工艺结构的层面分析动态逻辑中电荷的储存和泄放；«D

4)     了解利用动态电路克服先进CMOS工艺下数字电路阈值电压下降缺点的原理；

5)     掌握使用耗尽型负载NMOS、增强型负载NMOS和CMOS模块设计各种同步动态电路的方法；D

6)     能够分析常见动态CMOS电路的原理。

²  作业内容：

练习并熟练掌握动态CMOS逻辑电路的设计方法。

²  讨论内容：

纳米级CMOS工艺时代，动态CMOS逻辑具有哪些吸引力，面临哪些挑战。

²  自学拓展：

多米诺CMOS逻辑电路。

7、半导体存储器（4学时）（支撑课程目标3）

1)     应用与技术概述

2)     动态随机存储器

3)     静态随机存储器

4)     闪存等其他存储器

²  目标及要求：

1)     了解半导体存储器的应用、主要技术以及发展历史；

2)     掌握动态随机存储器和静态随机存储器的经典电路结构，能够分析其工作原理。

²  作业内容：

画出动态随机存储器和静态随机存储器的晶体管级电路图并分析其工作过程。

²  讨论内容：

无

²  自学拓展：

固态硬盘的技术原理。

8、算术组合模块（4学时）（支撑课程目标3、4）

1)     概述

2)     加法器

3)     乘法器

4)     移位器

²  目标及要求：

1)     理解运算速度、功耗、面积以及设计时间之间的折中关系；

2)     能够分析加法器不同实现电路的原理和优缺点，了解加法器设计中的折中；«D

3)     了解乘法器和移位器的电路原理。

²  作业内容：

如何基于已学内容设计减法器。

²  讨论内容：

设计算术组合模块时，什么应用场景主要关心速度，什么应用场景主要关心功耗和面积？

²  自学拓展：

数字电路如何实现较精确的除法。

9、实验（36学时）（支撑课程目标2、3、4、5）

序号

实验项目名称

目的要求

学时

分配

实验

类型

每组

人数

必开、选开

1

CMOS超级缓冲器设计与仿真

能够根据待驱动的负载电容设计具有最短延迟的缓冲器，并且能够基于SPICE模型进行仿真与分析。

4

设计型

3

必开

2

十六输入与门的电路设计与仿真

能够选择合适的结构实现十六输入与门的功能，并且保证较优的版图面积、门延迟和功耗，基于SPICE模型进行仿真与分析。

4

设计型

3

必开

3

高速移位寄存器的设计与仿真

能够分析D触发器不同结构的优缺点，根据应用场景选择合适的结构。

完成晶体管级设计，基于SPICE模型进行仿真与分析。

4

设计型

3

必开

4

基于Verilog门级建模的全加器设计与仿真

掌握Verilog硬件描述语言的门级建模的语法。

认识到加法是数字世界运算的基础，认识大规模集成电路的意义。

4

设计型

3

必开

5

基于Verilog数据流级建模的译码器设计与仿真

掌握Verilog硬件描述语言的数据流级建模的语法。

认识到EDA工具的原理和意义。

4

设计型

3

必开

6

基于Verilog行为级建模的计时器设计与仿真

掌握Verilog硬件描述语言的行为级建模的语法。

认识到可综合的概念和意义。

8

设计型

3

必开

7

基于Verilog硬件描述语言的流水线乘法器设计与仿真

系统训练基于Verilog硬件描述语言进行数字系统设计的初步能力。

能够把代码和电路联系起来，能够从电路实现的层面思考所写代码的合理性。

8

设计型

3

必开

教学方法

授课方式：a.理论课（讲授核心内容、总结、按顺序提示今后内容、答疑、公布习题和课外拓展学习等）；b. 讨论课（根据布置内容安排学生进行讨论）；c.课后练习（按照理论内容进行）；d.实验环节（根据理论课教学内容，要求学生能够分析晶体管级数字电路的原理，能够根据要求设计较小规模的数字电路）；e.办公室时间（每周安排固定的办公室时间，学生无需预约，可来教师办公室就课程内、外内容进行讨论）；f.答疑（全部理论课程和实验课程完成后安排1～2次集中答疑，答疑时间不包括在课程学时内，答疑内容包括讲授内容、习题、实验等）；g.期中和期末闭卷考试。

课程要求：a.理论课：在理论课讲授环节中，应注意概念讲清讲透，并贯彻理论联系实际的原则，注意学生逻辑思维能力、工程观点和分析与解决问题能力的培养。根据本课程的特点，必须严格要求学生独立完成一定数量的习题；b.实验环节：要求学生学会使用Modelsim、Virtuoso等软件设计较小规模数字电路，培养学生独立进行分析问题和电路设计的能力，正确地记录实验数据、绘制图表，培养学生良好的实验习惯，树立实事求是和严肃认真的科学作风，根据实验数据和实验结果撰写实验报告，具有对实验结果进行分析和解释的能力，注意启发学生的创新思维，培养创新能力，安排综合性、设计性实验。

考核及成绩评定方式

1、考核与成绩评定方式

考核方式：闭卷笔试，平时成绩（课堂表现及作业），实验

成绩评定方式：期中成绩20%，平时成绩10%，实验成绩30%，期末成绩40%

课程目标达成情况及考试成绩评定占比（%）

课程教学目标

支撑毕业要求

考试和评价方式成绩占比（%）

成绩比例（%）

平时成绩

实验成绩

期中考试

期末考试

教学目标1

支撑毕业要求1-4

2.5

5

10

17.5

教学目标2

支撑毕业要求2-3

2.5

5

10

17.5

教学目标3

支撑毕业要求2-3

2.5

12

5

10

29.5

教学目标4

支撑毕业要求3-1

2.5

12

5

10

29.5

教学目标5

支撑毕业要求5-2

6

6

合计

10

30

20

40

100

2、考核与评价标准

实验成绩评价标准：

基本要求

评价标准

成绩比例（%）

优秀

良好

合格

不合格

实验1

具备分析晶体管级数字电路的能力，给工程问题建模以分析得到有效结论。（支撑毕业要求2-3和3-1）

能清晰建模以确定最优的扇入-扇出比，能全面、准确的分析各非理想因素的影响；对获得的结果能进行有效分析，对内在机理认识深刻；实验报告撰写规范，内容完整，条理清晰；有创意，有自己的个人见解和想法。

能清晰建模以确定最优的扇入-扇出比，能准确的分析各非理想因素的影响；对获得的结果能进行有效分析；实验报告撰写规范，内容比较完整；自己努力完成，没有抄袭。有核心问题的心得体会。

能准确的分析各非理想因素的影响；实验报告撰写尚规范，内容基本完整；自己努力完成，没有抄袭。核心问题的心得体会较少，无创意和个人想法。

不能准确的分析各非理想因素的影响；没有交实验报告；或者基本上是抄袭；或者内容太空泛，太简单。

10

实验2

具备根据具体的应用场景选择合适的电路结构的能力，并掌握设计流程。（支撑毕业要求2-3和3-1）

能正确的选择结构，设计过程中充分考虑裕度问题，以较优化的功耗和电路开销完成；实验报告撰写规范，内容完整，条理清晰；自己努力完成，没有抄袭；有核心问题的心得体会、有创意，有自己的个人见解和想法。

能正确的选择结构，以较优化的功耗和电路开销完成；实验报告撰写规范，内容比较完整；自己努力完成，没有抄袭。有核心问题的心得体会，但自己的个人见解和想法较少。

能正确的选择结构；实验报告撰写尚规范，内容基本完整；自己努力完成，没有抄袭。核心问题的心得体会较少，无创意和个人想法。

不能正确的选择结构；没有交实验报告；或者基本上是抄袭；或者内容太空泛，太简单。

10

实验3

具备根据设计约束变换逻辑表达式并转化为延迟最小的晶体管级电路的能力，具备从物理实体的角度分析电路的意识。（支撑毕业要求2-3和3-1）

理解CMOS逻辑包含反相的原因，能够准确找到关键路径，

能全面、准确的分析各非理想因素的影响；对获得的结果能进行有效分析，对内在机理认识深刻；实验报告撰写规范，内容完整，条理清晰；自己努力完成，没有抄袭；有核心问题的心得体会、有创意，有自己的个人见解和想法。

理解CMOS逻辑包含反相的原因，能够准确找到关键路径，能准确的分析各非理想因素的影响；对获得的结果能进行有效分析；实验报告撰写规范，内容比较完整；自己努力完成，没有抄袭。有核心问题的心得体会，但自己的个人见解和想法较少。

理解CMOS逻辑包含反相的原因，能够准确找到关键路径；实验报告撰写尚规范，内容基本完整；自己努力完成，没有抄袭。核心问题的心得体会较少，无创意和个人想法。

不能准确找到关键路径以至于输出延迟不是最优；没有交实验报告；或者基本上是抄袭；或者内容太空泛，太简单。

10

实验4

理解网表这一新的电路描述形式，掌握Verilog硬件描述语言的基本语法。（支撑毕业要求2-3和3-1）

能正确的运用硬件描述语言描述数字电路，且完全意识到语言是为电路设计服务这一根本的关系；实验报告撰写规范，内容完整，条理清晰；自己努力完成，没有抄袭；有核心问题的心得体会、有创意，有自己的个人见解和想法。

能正确的运用硬件描述语言描述数字电路且基本意识到语言是为电路设计服务这一根本的关系；实验报告撰写规范，内容比较完整；自己努力完成，没有抄袭。有核心问题的心得体会，但自己的个人见解和想法较少。

使用Verilog代码的语法正确；实验报告撰写尚规范，内容基本完整；自己努力完成，没有抄袭。核心问题的心得体会较少，无创意和个人想法。

使用Verilog代码的语法不正确；没有交实验报告；或者基本上是抄袭；或者内容太空泛，太简单。

15

实验5

理解网表这一新的电路描述形式，掌握Verilog硬件描述语言的基本语法。（支撑毕业要求2-3和3-1）

能正确的运用硬件描述语言描述数字电路，且完全意识到语言是为电路设计服务这一根本的关系；实验报告撰写规范，内容完整，条理清晰；自己努力完成，没有抄袭；有核心问题的心得体会、有创意，有自己的个人见解和想法。

能正确的运用硬件描述语言描述数字电路且基本意识到语言是为电路设计服务这一根本的关系；实验报告撰写规范，内容比较完整；自己努力完成，没有抄袭。有核心问题的心得体会，但自己的个人见解和想法较少。

使用Verilog代码的语法正确；实验报告撰写尚规范，内容基本完整；自己努力完成，没有抄袭。核心问题的心得体会较少，无创意和个人想法。

使用Verilog代码的语法不正确；没有交实验报告；或者基本上是抄袭；或者内容太空泛，太简单。

15

实验6

理解网表这一新的电路描述形式，掌握Verilog硬件描述语言的基本语法。（支撑毕业要求2-3和3-1）

能正确的运用硬件描述语言描述数字电路，且完全意识到语言是为电路设计服务这一根本的关系；实验报告撰写规范，内容完整，条理清晰；自己努力完成，没有抄袭；有核心问题的心得体会、有创意，有自己的个人见解和想法。

能正确的运用硬件描述语言描述数字电路且基本意识到语言是为电路设计服务这一根本的关系；实验报告撰写规范，内容比较完整；自己努力完成，没有抄袭。有核心问题的心得体会，但自己的个人见解和想法较少。

使用Verilog代码的语法正确；实验报告撰写尚规范，内容基本完整；自己努力完成，没有抄袭。核心问题的心得体会较少，无创意和个人想法。

使用Verilog代码的语法不正确；没有交实验报告；或者基本上是抄袭；或者内容太空泛，太简单。

20

实验7

理解网表这一新的电路描述形式，掌握Verilog硬件描述语言的基本语法。（支撑毕业要求2-3和3-1）

能正确的运用硬件描述语言描述数字电路，且完全意识到语言是为电路设计服务这一根本的关系；实验报告撰写规范，内容完整，条理清晰；自己努力完成，没有抄袭；有核心问题的心得体会、有创意，有自己的个人见解和想法。

能正确的运用硬件描述语言描述数字电路且基本意识到语言是为电路设计服务这一根本的关系；实验报告撰写规范，内容比较完整；自己努力完成，没有抄袭。有核心问题的心得体会，但自己的个人见解和想法较少。

使用Verilog代码的语法正确；实验报告撰写尚规范，内容基本完整；自己努力完成，没有抄袭。核心问题的心得体会较少，无创意和个人想法。

使用Verilog代码的语法不正确；没有交实验报告；或者基本上是抄袭；或者内容太空泛，太简单。

20

注：该表格中比例为各个实验占实验总成绩的比例。

期末考试考核评价标准

基本要求

达成情况评价标准

成绩比例（%）

优秀>0.9

良好>0.7

合格>0.6

不合格（美）西勒提著，李广军等译.Verilog HDL高级数字设计（第二版），电子工业出版社，2014；

2、（美）Sung-MoKang等著，王志功等译. CMOS数字集成电路—分析与设计（第四版），电子工业出版社，2015；

3、李伟华著，VLSI设计基础（第三版），电子工业出版社，2013。