重要接口部件

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重要接口部件——SRAM

SRAM在数学模型中对应着静态数组。

当给出地址下标后，数组会输出所存储的数据值。当给出数据地址（Address），并被时钟上升采样后，SRAM的数据输出Q端将会输出存储的数据；当SRAM处于存储数据改写状态时，SRAM将在时钟上升沿采样数据输入D端的信号，并将其存储到内部单元中。

下面是SRAM的Verilog仿真模型：

module spram #(parameter ADDR_WIDTH=6 ,DATA_WIDTH=8)( input [(DATA_WIDTH-1):0] data, input [(ADDR_WIDTH-1):0] addr, input we, clk, output [(DATA_WIDTH-1):0] q ); reg [DATA_WIDTH-1:0] ram[2**ADDR_WIDTH-1:0]; reg [ADDR_WIDTH-1:0] addr_reg; always @ (posedge clk)begin if (we) begin ram[addr]

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