基于FPGA的高精度频率计

被测信号产生模块 该模块主要是用来产生被测信号，可以在模块中设置被测信号的频率和占空比。采用的方法是对系统时钟进行计数分频产生被测信号。这部分也采用了一个PLL，输出一个100MHz的时钟作为检测模块的采样时钟。该部分涉及的模块：signal_gen模块和PLL模块。

被测信号检测模块 该模块对被测信号进行检测的方法是等精度测频法： （1）被测信号频率检测 检测被测信号的频率，通过在外部使能信号有效时（即一段时间内），计数系统时钟脉冲数Ns与被测信号脉冲数Nd，若系统时钟频率为Fs，被测信号频率为Fd，则有Fs/Ns=Fd/Nd 最后有Fd=(Fs/Ns)·Nd。 （2）被测信号占空比检测： 检测被测信号的占空比，利用系统时钟，在外部使能信号有效时（即一段时间内），计数被测信号的正脉宽数Np和负脉宽数Nn，则占空比ducy=Np/(Np+Nn)*100%。 该部分涉及的模块：signal_detect模块。

数字显示模块 该模块主要分为两个部分：一个部分是把检测的频率码转换为十进制BCD码，采用这种方法虽然会提高运算时间，但却可以大大节省FPGA的资源（面积与速度的折衷）；另外一个部分是驱动LCD1602进行显示。这里给出二进制码转换为十进制BCD码的几个步骤（以8bit二进制码为例）： 1.将二进制码左移一位（或者乘2）；2.找到左移后的码所对应的个，十，百位；3.判断在个位，十位和百位的码是否大于等于5；4.继续重复以上三步直到移位8次后停止；5.如果是则该段码加3。该部分涉及的模块：BCD2to10模块和lcd1602模块。