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华为海思一直以来是从业者想要进入的热门公司。但是岗位就那么多,在面试的时候,很多同学因为准备不充分,与岗位失之交臂,无缘进入该公司。今天为大家带来《2023华为海思实习笔试-数字芯片真题+解析》题目来源于众多网友对笔试的记录、回忆。理解不到位,难免出错,解析仅为个人看法,有不同意见请留言指教,谢谢! 希望大家善存。至于其介绍,在此不再赘述,大家可看下图详细了解,感兴趣的可识别下方私信移知老师领取。
Q、影响芯片成本的主要因素是die size和封装,但电源、时钟等因素,特别是功耗对解决方案的成本影响较大,因此低成本设计需要兼顾低功耗设计: A.错误 B.正确 解析:B 常识题,低成本设计要兼顾低功耗设计,需要注意记住他的前半句,影响芯片成本的主要因素是die size 与封装。 Q、reg[31:0] big_vect;big_vect[0+:8]是多少? A.big_vect[0:7] B.big_vect[7:0] 解析:B 要看data是从高位向低位定义还是低位向高位定义,表达式的位顺序取决于此。 data[0+:8] 代表从0bit开始,向上加8bit的数,也就是0:7。 data定义如果是高位到低位(reg[127:0] data),那这个数就代表data[7:0], 反之(reg[0:127] data)则代表data[0:7]; data[127-:8] 代表从127bit开始,向下减8bit的数,也就是127:120。 data定义如果是高位到低位,那这个数就代表data[127:120],反之则代表data[120:127]; Q、o10换算成十进制是多少? A.8 B.16 C.10 D.2 解析:A o10表示8进制的10,换算成十进制=1*81+0*80=8 Q、哪些情况下不会产生latch电路()? A.组合逻辑中条件不全的case语句没有default赋值 B.时序逻辑中if选择语句,没有else部分表达 C.使用if选择语句的组合逻辑没有else部分表达 D.使用case选择语句的组合逻辑没有else表达 解析:B 时序电路有记忆功能,不会产生锁存器,锁存器一般在组合逻辑中case写不全, else写不全,或者敏感列表写不全。 Q、使用Verilog hdl实现2对1多路复用器。 assign Y=(SEL==1’b0)?A:B; Q、中断指示寄存器由实时告警的状态触发,是只读寄存器。 A.错误 B.正确 解析:B 中断寄存器是只读的,当发生中断时,硬件会自动将该寄存器对应位置置1. |
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