请问在单片机中引脚悬空相当于高电平还是低电平? , 对于51单片机,什么叫引脚悬浮,什么叫开漏,还有没有类似的术语?各自是什么意思?

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悬空状态的电平没有一个固定的定义，取决于引脚的内部配置以及外部电路的连接方式。在的逻辑电路中，高电平和低电平分别表示逻辑1和逻辑0。对于悬空状态的引脚，是高电平还是低电平取决于引脚的内部结构和连接方式。

1、单片机开发板上元器件端口悬空是低电平。2、低电平（Vil）：保证逻辑门的输入为低电平时所允许的最大输入低电平，当输入电平低于Vil时，则认为输入电平为低电平。保证逻辑门的输出为低电平时的输出电平的最大值，逻辑门

要看单片机手册的说明了，悬空如果指输入状态的话，一般单片机是弱上拉，也就是高电平；如果是输出状态的话，就不好说了，要根据控制状态了。

单片机IO口悬空是高电平吗?未必。假设输入电源是5V，悬空的时候电压一般是3.3V，是一个“中间态”。可能被当作高电平，也可能当作低电平，看单片机（datasheet）而定。如果要IO确保悬空是高电平，加一个上拉电阻至输 楼上

51系列单片机引脚电平与TTL电平兼容，也就是输入高电位大于2.0V,低电位小于0.8V,输出高电位大于2.4V,低电位小于0.4V。一般情况下，若电源电压为5V，输出高电位电压也是5V左右，低电位电压接近0V.

rst/vpd引脚是高电平，mcs-51单片机将处于复位状态。rst/vpd引脚是低电平，mcs-51单片机将正常运行。

2.对于5V供电的单片机来说，通常认为I/O满足TTL电平，输入低电平2.4V有效。输出低电平0.xV，输出高电平>4.7V。

51单片机默认的都是高电平。复位后，并口会全致高电平。如果有这样一条语句"P1^1=0;" 当单片机执行这条语句后，p1.1会变为低电平，直到在有对p1.1的操作语句才hi变化..

单片机IO口如果设置为输入状态，如果该端口外部悬空，则内部无法判断其为高或低电平，所以接个上拉电阻，使其处于悬空状态时，能有个高电平。

不过同时也要有个上拉电阻接VCC ,另一端仍然接GND.这样的话，你按下键时，IO口为低电平，而松开的时候，IO被拉为高电平。3 按键一端接IO，另一端串个电阻接到VCC. 当按下键时，IO为高电平，松开IO悬空

要看单片机手册的说明了，悬空如果指输入状态的话，一般单片机是弱上拉，也就是高电平；如果是输出状态的话，就不好说了，要根据控制状态了。

对于51及一部分是这样的，现在的单片机有高阻，开漏，弱上拉，强推勉4种可设置

如果有上拉电阻，则悬空时为HIGH 如果有下拉电阻，则悬空时为LOW 否则为FLOATING

输入端有三种状态，高电平为红色，低电平为蓝色，悬空就是灰色，这说明输入端的电平不确定，见下图的2脚就是因为悬空了，为灰色，电平不确定。还有一种情况，表面上输入端是接了其它元件了，见下图，U1:A的输入端1脚是接

刚上电的时候，端口电压不稳定，为了让他稳定为高或低，就会用到上拉或下拉电阻。有些芯片内部集成了上拉电阻，所以外部就不用上拉电阻了。但是有一些开漏的，外部必须加上拉电阻。引脚悬空时候的高低电平，需要根据生产

要看单片机手册的说明了，悬空如果指输入状态的话，一般单片机是弱上拉，也就是高电平；如果是输出状态的话，就不好说了，要根据控制状态了。

可能被当作高电平，也可能当作低电平，看单片机（datasheet）而定。\x0d\x0a如果要IO确保悬空是高电平，加一个上拉电阻至输入电源即可。若要确保低电平，下拉电阻拉至地就行。上拉电阻取1k欧姆即可。 \x0d\x0a\x0d

如果有下拉电阻，则悬空时为LOW 否则为FLOATING

有四个并行接口：P0、P1、P2、P3。各有八个引脚。其中 P0 的八个引脚，都是开漏结构。

开漏极就是漏极开路啦，漏极开路是驱动电路的输出三极管的集电极开路，可以通过外接的上拉电阻提高驱动能力。51单片机的P0口就是漏极开路的。这种输出用的是一个场效应三极管或金属氧化物管（MOS），这个管子的栅极和输出

标准应该是普通51那种，弱上拉，可以输出高电平，输出高电平后也允许外部强行拉低，这种用起来比较方便，不容易发生电平冲突。推挽就是强上拉了，拉电流比较大，不允许外部拉低，只能用于输出信号不能输入。开漏是完全没有上

通过查看51单片机产品使用说明书，在51单片机中，P0口、P2口、P3口的并口是开漏的。P0口是8位并口，P2口是4位并口，P3口是5位并口。这些并口可以通过外部电路连接到LED灯、LCD屏幕、继电器。需要使用电平转换电路或开关电源

引脚悬浮就是悬空 就是什么外部器件都不连接 包括电源的VCC 或 GND 这就是悬浮，悬空

悬空（浮空，floating）：就是逻辑器件的输入引脚即不接高电平，也不接低电平。由于逻辑器件的内部结构，当它输入引脚悬空时，相当于该引脚接了高电平。一般实际运用时，引脚不建议悬空，易受干扰。高祖态：从逻辑器件内部电路

TTL与非门输入端悬空相当于输入高电平.因为此时输入端没电流流出,发射极电位等同与基极电位,为高电平.但CMOS非门输入端不可悬空!否则无法工作原因是内部场效应管无法取得合理的偏置.

当三极管的输入端悬空时,三极管的基极到发射极无电流,三极管截止,通过放大反相使得输出为低电平.所以输入端悬空相当于逻辑高电平.实际电路中TTL与非门输入端可以悬空.实际电路中，与非门、与门闲置的输入端管脚应接到高电平（

数字集成电路中，由于其输入电路结构的形式，决定了TTL电路的输入端悬空时相当于高电平，而CMOS电路的输入端悬空时处于不定状态。因CMOS电路的输入电阻很大，悬空的输入端很容易感应外界的电磁干扰，导致输入端电平忽高忽低，这

高电平。当K端悬空后相当于在K与地端接了一个阻值很大的电阻，收外界影响感应出电荷，电荷积累，就会呈高电压状态，成为“实际上”的高电平。

对于悬空状态的引脚，是高电平还是低电平取决于引脚的内部结构和连接方式。

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