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Quartus ii 与 Verilog入门教程（1）
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下载：Quartus ii与verilog实现8位计数器，Modelsim仿真工程 1.计数器原理 在时钟作用下，输出信号从0开始，每个时钟的上升沿输出加1。当复位信号有效时，输出清零。计时实现只需累加即可。 计数器虽然简单，但是在多种场合都有应用，比如产生ROM地址、分频、状态机等。 比如： Matlab与FPGA数字信号处理系列——DDS信号发生器——Quartus ii 利用 ROM 存储波形实现DDS（1） Vivado利用 ROM 存储波形实现DDS（1） 2.代码编写 （1）新建工程 第一页配置工程存放路径、工程名、顶层文件名，点Next；
第四页配置仿真软件和语言，此处设置为使用 Modelsim-Altera 仿真，语言选择Verilog语言，对下图中的Modelsim-Altera，如果没有使用Modelsim的Altera自带的定制版，使用的是Modelsim SE，那么此处选择Modelsim； （2）新建Verilog顶层文件 （3）编写Verilog代码，保存为count.v文件 引脚特性功能clk输入——时钟仿真中设置为100M，上升沿有效rst_n输入——复位低电平有效，计数值清零count_out输出——计数值位宽8-bit，从0计数到255，时钟上升沿+1 module count( clk, rst_n, count_out ); input clk; input rst_n; output reg [7:0] count_out; always @ ( posedge clk or negedge rst_n ) begin if( !rst_n ) begin count_out modelsim-> count.vt 文件并添加“Add”，点击三次“OK”； 对下图1处的Modelsim-Altera，如果没有使用Modelsim的Altera自带的定制版，使用的是Modelsim SE，那么此处选择Modelsim； 
（5）开始仿真 点击下图中的图标，会调用 Modelsim 仿真； 4.仿真结果 复位为0时输出为0，复位为1后，在时钟clk的上升沿输出加1； 欢迎关注：FPGA探索者 回复“8位计数器”获取工程及源码。 |
第二页直接点Next； 第三页选择FPGA型号，飓风4系列 EP4CE6F17C8；
第五页直接点Finish，工程如下图所示。 
箭头所指白色的输出信号，右键 Radix -> Unsigned，可以输出无符号整数，8位输出可以表示0~255； 
点击红框内的，可以设置继续仿真的时间，后面可以点击仿真指定时间、停止等； 
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