信号与电源完整性分析

对于高速数字电路来说，最难的莫过于如何确保瞬时跳变的数字信号通过较长的一段传输线还能被正确接收，并保证良好的电磁兼容性，这就是目前颇受关注的信号完整性（SI）问题。 首先我们要知道什么是高速电路？

通常，数字逻辑电路的频率达到或超过50MHZ，而且工作在这个频率之上的电路占整个系统的1/3以上，就可以称其为高速电路。实际上，与信号本身的频率相比，信号边沿的谐波频率更高，信号快速变化的跳变(上升沿或下降沿)引发了信号传输的非预期结果。如果线传播延时大于数字信号驱动端上升时间的1/2，则可认为此类信号是高速信号并产生传输线效应。信号的传递发生在信号状态改变的瞬间，如上升或下降时间。信号从驱动端到接收端经过一段固定的时间，如果传输时间小于上升或下降时间的1/2，那么在信号改变状态前，来自接收端的反射信号将到达驱动端。否则，反射信号将在信号改变状态后到达驱动端。如果反射信号很强，叠加的波形就有可能会改变逻辑状态。

一般我们通过元器件手册可以查出信号上升时间的典型值。而在PCB 设计中，实际布线长度决定了信号的传播时间。如果过孔多、元器件引脚多，或者网络上设置的约束多，将导致延时增大。一般情况下，高速逻辑器件的信号上升时间约为0.2ns。 以Tr表示信号上升时间，Tpd 表示信号线传播延时，若Tr>4Tpd信号落在安全区域;若2Tpd