Verilog HDL Conditional Statement error at xxx.v(8): cannot match operand(s) in the condition to the

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Verilog HDL Conditional Statement error at xxx.v(8): cannot match operand(s) in the condition to the

#Verilog HDL Conditional Statement error at xxx.v(8): cannot match operand(s) in the condition to the| 来源: 网络整理| 查看: 265

一、问题描述在学习Verilog的过程中，使用Verilog进行状态机设计，验证书中的代码时，出现以下错误。

//FSM.v 代码 module FSM(clk,clr,out,start,step2,step3); input clk,clr,start,step2,step3; output[2:0] out;reg[2:0] out; reg[1:0] state,next_state; parameter state0=2'b00,state1=2'b01,state2=2'b11,state3=2'b10;/*状态编码，采用格雷编码方式*/ always@(posedge clk or negedge clr) //该进程定义起始状态 begin if(clr) state

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