FPGA设计进阶1

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Reference:xilinx FPGA权威设计指南

1. UltraScale结构特点

UltraScale结构能从20nm平面的FET结构扩展到16nm鳍式的FET晶体管，甚至更高的技术，同时还能够从单芯片扩展到3D IC。

UltraScale架构不仅能够解决系统总吞吐量扩展和时延方面的局限性，而且还能解决直接应用先进工艺节点上的头号系统性能瓶颈，即互联问题。UltraScale新一代互联架构的推出体现了可编程逻辑布线技术的真正突破。

Xilinx致力于满足从多吉字节智能包处理到多太字节数据路径等新一代应用需求，即必须支持海量数据流。在实现宽总线逻辑模块(将总线宽度扩展至512位，1024位甚至更高)的过程中，布线或互联拥塞问题一直是影响实现时序收敛和高质量结果的主要制约因素。过于拥塞的逻辑设计通常无法在早期器件架构中进行布线。即使工具能够对拥塞的设计进行布线，最终设计也经常需要在低于预期的时钟速率下运行。而UltraScale布线架构则能完全消除布线拥塞问题。结论很简单，即只要设计合理，就能够进行布线（翻译一下就是：布线资源多）。

2. 可配置逻辑块

可配置的逻辑块(Configurable Logic Block, CLB)是主要的逻辑资源，用于实现时序和组合逻辑电路。其在Device中的表示为图1红框中的蓝色矩形所示。

图 1 CLB

2.1 可配置逻辑块的特点

UltraScale结构的CLB提供了高性能和低功耗的可编程逻辑，每个CLB连接一个开关矩阵，用于访问通用的布线资源。一个CLB包含一个切片(Slice)，每个切片提供8个6输入的查找表和16个触发器，切片中的查找表(Look up table, LUT)按列排列。UltraScale架构中包含两种类型的切片，即SliceL和SliceM，如图2所示为UltraScale中SLICEL(L表示逻辑)和SLICEM(M表示内存)的内部结构。

图 2 SliceL & SliceM

图 3 SliceL

图3所示为UltraScale中SLICEL(L表示逻辑)的内部结构，对于SLICEL有:

(1) 左侧为8个6输入的LUT，从下到上依次用A,B,C,D,E,F,G,H标记。

(2) 右侧为16个锁存/触发器资源。

(3) 包含F7,F8和F9类型的多路复用器。

(4) LUT右侧的部件为一个8位的进位链。

(5) 进位链后的第一列为F7类型的多路复用开关，从下到上依次用F7MUX_AB, F7MUX_CD,F7MUX_EF和F7MUX_GH表示。

(6) F7类型的多路复用开关后为上下两个F8类型的多路复用开关，从下到上依次用F8MUX_BOT和F8MUX_TOP表示。

(7) F8类型的多路复用开关后为一个F9类型的多路复用开关，用F9MUX表示。

图2所示最左边一列为SLICEM(M表示存储器)的内部结构，其中的LUT能够配置为:

（1）一个查找表

（2）64位的分布式存储器

（3）一个32位的移位寄存器

此外，LUT可以配置为包含公共输入的两个5输入LUT。这样，就能够产生两个逻辑运算结果。如图4所示，给出了将一个6输入的LUT配置为两个5输入的LUT的结构图。

图 4

实现代码为:

module LUT_conf(a,c); input [4:0]a; output [5:0]c; assign c[0] = &a; assign c[1] = ~&a; assign c[2] = |a; assign c[3] = ~|a; assign c[4] = ^a; assign c[5] = ~^a; endmodule

对该设计使用xczu7ev-ffvc1156-2-e器件后的综合结果如图5所示，由图可知，该设计由6个5输入查找表来实现。

图 5

图 6

图6所示为经过布局布线后，设计在具体器件上的实现，可以看到6个5输入的LUT，对于两个具有相同输入的5输入LUT可以使用一个6输入LUT实现，因此，具体器件实现上，只使用了3个6输入LUT.

图 7

图7所示为xilinx 7系列，器件型号为xc7a100tfgg676-2中的CLB，一个CLB由一个SLICE_L和一个SLICE_M成对组成，同时和UltraScale系列中相同类型SLICE的资源减少了一半。

2.2 多路复用器

多功能多路复用器将LUT组合在一起，构成7，8或者9输入的任意函数功能，或者最多55个输入的一些函数功能。每个切片包含7个多路复用器，用于构建更多的函数功能。

1. F7MUX_AB, F7MUX_CD, F7MUX_EF和F7MUX_GH

这些多路复用器用于组合相邻的LUT。其中，F7MUX的后缀AB,CD,EF,GH表示该类型多路复用器由SLICE外部输入的AX, BX, EX,GX控制信号对相应的F7MUX进行控制。其可以用作:

（1）实现辅助的7输入函数功能

（2）实现一个8:1的多路复用器

2. F8MUX_BOT和F8MUX_TOP

用于组合两个相邻的F7MUX。其中，F8MUX的后缀BOT和TOP表示该类型多路复用器由SLICE外部输入的BX和FX控制信号对相应的F8MUX进行控制。其可以用作:

（1）实现辅助的8输入函数功能

（2）实现一个16:1的多路复用器

3. F9MUX

用于组合两个F8MUX。该类型的多路复用器由SLICE外部输入的DX控制信号进行控制。其可以用作:

（1）实现辅助的8输入函数功能

（2）实现一个32:1的多路复用器

实现代码为：

module Mux(a,b,sel,z); input [4:0]a,b; input sel; output z; wire x,y; assign x = &a; assign y = |b; assign z = sel ? x:y; endmodule

对该设计使用xczu7ev-ffvc1156-2-e器件后的综合结果如图8所示，由图可知，该设计由2个5输入查找表来实现。

图 8

图 9

图9所示为经过布局布线后，设计在具体器件上的实现，可以看到2个5输入的LUT，因为输入不相同，不能共享一个6输入的LUT。因此，具体器件实现上，使用了2个6输入LUT和一个相应的F7MUX

2.3 进位逻辑

CLB内提供了一个专用的快速超前进位逻辑，用来执行快速的加法和减法运算。多个快速进位逻辑可以级联在一起，实现更宽位数的加法和减法运算。（这里没有细究它......）

3 存储元素

每个CLB的切片内有16个存储元素，其中的每一个存储元素都可以配置为边沿触发的D触发器，或者电平触发的锁存器。在UltraScale结构中，将16个存储元素分成上半部分和下半部分两组，每组包含8个存储元素。每个LUT的输入与两个存储元素连接。因此，每两个存储元素构成一对存储元素，分别用FF和FF2表示。

基于上面的结构特点，上半部分的存储元素和下半部分的存储元素各自包含4对存储元素。分别用A-D和E-H表示。

UltraScale结构中，为每个CLB提供了两个时钟输入和两个置位/复位(SR)输入，它们分别分配到上半部分和下半部分的存储元素。而对于置位/复位，提供同步或者异步两种方式。

在UltraScale结构中，每个存储元素的输入可以来自:

（1）LUT的O6输出。

（2）LUT的O5输出。

（3）CLB的输入信号，该信号直接旁路LUT(BYP).CLB X输入用于Q1,CLB I输入用于Q2

（4）进位的逻辑异或结果。

（5）进位级联输出(CO)

（6）多路复用器(FMUX)输出的一个(对于底部的LUTA，不可用)

对于每个存储元素来说，可选择的初始化方式有：

（1）SRLOW：当SR信号有效时，同步或者异步复位

（2）SRHIGH：当SR信号有效时，同步或者异步复位

（3）INIT0：当上电时，异步复位

（4）INIT1：当上电时，异步置位

实现代码为：

module Regs_conf(d1,d2,clk,rst,x,y,z); input d1; input d2; input clk; input rst; output reg x; output reg y; output reg z; /* 同步复位的触发器配置 */ always@(posedge clk) begin if(rst) begin x

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