【EDA技术】实验三 十进制计数器的VHDL设计

（1） 熟悉EDA软件，并能熟练使用。

（2） 分析设计任务，根据任务要求完成设计内容。

（3） 利用软件对设计内容进行仿真调试，得到正确运行结果。

设计任务给出十进制计数器的VHDL描述。要求：

（1） 利用有限状态机的方法。

（2） 具有同步使能。

（3） 设计七段译码器的VHDL代码。

（4） 利用元件例化的方式实现计数译码器的设计。

（1） 建立工作库文件夹和编辑设计文件

File->New Project Wizard

（2） 创建工程

File->New->Verilog HDL File

（3） 全程编译

（4） 时序仿真

由上图可知，当时钟使能端信号到来时，DOUT会加1；

当DOUT加到1001（数字9）时，COUT进位会加1；

符合10进制计数器规律。

当RST为1时，低四位高四位全清零。

综合分析可知，这是一个10进制计数器。

由仿真波形可知，数字0-9均可用八位二进制数表示出来，且结果是一一对应的；

当输入大于9时，输出为空，保持不变；

当时钟信号继续增加时，译码器会循环输出0-9的二进制数，可以看出来这是一个七段译码器。

由仿真波形可知，当时钟信号到来，使能端为高电平时，输出DOUT0加1，且表示为译码器形式，当加到9或者RST为低电平时，回到最初s0状态。

有限状态机10进制计数器