FPGA/IC笔试

注：提前批题型一般10道选择、5道填空、两道问答(RTL代码)

以下将多次笔试题汇总：

一、选择1.以下关于System Verilog的描述，正确的 (D)

A：sv中可以用logic代替Verilog中的wire和reg类型（部分条件下不可代替，如：inout型端口只能用wire）

B：sv中，定义成reg的信号会被综合成触发器（在组合逻辑中不被综合为触发器，如：不完全组合逻辑中reg变量也可以对应为锁存器）

C：sv中的function语言不可被综合（可以综合）

D：其他都不正确

E：sv是提供给验证使用的，因此不能被综合（可被综合）

2.UVM层次化结构中，最顶层的部件类型是 (B)

A：uvm_testB：uvm_rootC：uvm_topD：uvm_component

【解析】uvm_root是验证平台中所有UVM components的“隐含”的top-level和phase控制器。用户不需要直接实例化uvm_root，UVM会自动创建uvm_root单一实例，用户可以使用全局变量（uvm_pkg范围内）uvm_top来访问uvm_root。

3.数字信号上采样时，一般需要添加什么样的滤波器，完成功能为 (C)

A：高通，抗混叠滤波

B：低通，抗周期延拓

C：低通，抗混叠滤波

D：高通，抗周期延拓

【解析】过采样技术的低通滤波器要同时完成量化噪声的滤除和降采样时抗混叠滤波的功能。

4.下列属于异步总线的是 (C)

A：SPI

B：USB

C：UART

D：IIC【解析】(1) SPI——同步通信；串行通信；全双工；主从通信(某一时刻可以出现多个从机，但只能存在一个主机，主机通过片选线来确定要通信的从机)。(2) USB——同步通信；通用串行总线。(3) UART——异步通信；串行通信；全双工； 对等总线，没有仲裁机制，所以只能挂载两个同时收发数据的设备，双方都可以发送和接收。(4) I2C——同步通信；串行通信；半双工；主从通信（总线上支持多个主机和多个从机，总线上任何能够进行发送/接收数据的设备都可以占领总线。当然，任意时间点上只能存在一个主控。多主控，主器件同时争夺总线控制权时，可仲裁）。

5.（B）电路的逻辑功能特点是，任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。

A：静态逻辑

B：组合逻辑

C：动态逻辑

D：时序逻辑

【解析】

6.在芯片设计流程当中，通常会进行后仿真（post-simulation）,关于后仿的作用，以下说法不正确的是 (B)

A：抽检netlist是否和RTL功能一致

B：抽检电路中是否出现有害的glitch

C：抽检时序是否有违规

D：抽检电路中是否存在亚稳态

7.以下关于异步处理正确的是 (C)

A：信号经过两级触发器即可完成异步信号的传递

B：只要信号传递的两端时钟频率不相等，即认为是异步信号

C：异步复位信号需要经过同步处理后再使用是安全的 (异步复位，同步释放)

D：异步FIFO中使用格雷码传递异步计数器可以保证每一拍传递的数据都是准确的

8.关于跨时钟域电路的设计，以下说法正确的是 (D)

A：单bit信号经两级D触发器同步后即可进行跨时钟域传递

B：采用单一时钟的电路不会产生亚稳态 (亚稳态产生原因是建立时间setup或保持时间hold不满足，单路时钟也有可能不满足)

C：异步FIFO的两个时钟频率相同也可以正常工作 (???)

D：跨时钟域电路当中的亚稳态无法消除 (只要系统中有异步元件，亚稳态就无法避免)

 【解析】几种方法跨时钟域处理方法：

9.衡量数字通信系统传输质量的指标是 (D)

A：信噪比

B：噪声功率

C：语音清晰度

D：误码率

 【解析】衡量数字通信系统传输质量的指标分为两种：可靠性和有效性指标，有效性主要指标为传输速率，可靠性主要指标误码率或者说是误信率

10.以下代码片段实现的电路功能是 (B、C)

A：对输入信号in先右移3位，再左移1位

B：对输入信号in循环左移1位

C：对输入信号in循环右移3位

D：对输入信号in先左移1位，再右移3位

11.若要将一异或非门当做反相器使用，则输入端A,B的连接方式是（B）

A. A和B并联使用

B. A或B中有一个接“0”

C. A或B中有一个接“1”

D. 不能实现

12.假设一个3bit计数器（计数范围为0~6）工作在38M时钟域下，要把此计数器的值传递到另一个异步100M时钟域，以下不正确的是（）？

A. 使用异步FIFO

B. 锁存+握手信号

C. 使用格雷码

D. 使用DMUX电路

解析：本题答案为C，之所以不能使用格雷码做同步的原因是计数器的技术范围在0~6，如果是0-7就可以用了，这样格雷码就可以形成闭环（直接使用格雷码做跨时钟域需要2^n个连续的计数才可以）。

13. D触发器：Tsetup=3ns，Thold=1ns，Tck2q=1ns，该D触发器最大可运行时钟频率是

A 1GHZ 　　　　B 250MHZC 500MHZ　　　D 200MHZ

解析：Tsetup + Tck2q 是整个路径上delay，最大频率和Thold无关，所以就是4ns，答案为B。

二：填空

1.verilog 当中 a=4'b10x1; b=4'b10x1; 那么逻辑表达式 a==b 为（x）a===b为（1）;

2.4bit的信号输入和8bit的信号输入的乘法器内部计算输出信号至少需要（12）bit的位宽;

3.通常情况下，芯片工作温度较（低），工作电压较（高），速度最快。

4.以下代码的打印输出是 (0)

三、代码

题目描述1：使用verilog编写一根单向导线wire_a仿真模型，此导线的传输延迟为5ns，且不会过滤此波形。