【SOC架构】（一）同步与异步信号

2023-12-20 20:30| 来源: 网络整理| 查看: 265

写在前面

本章节主要参考《SOC设计方法与实现第三版》第七章。也是整个SOC架构学习的起点，下面我们正式开始！

目前流行的设计架构：GALS（Global Asynchronize Local Synchronize），即全局异步局部同步，这是顺应了多核SOC设计的潮流同时也符合EDA工具对同步电路设计的广泛支持。

回顾：同步电路

同步电路的定义：触发器、寄存器都由一个统一的时钟控制。并且在同步电路中，为方便后端设计，一般使用统一触发方式（上升沿或下降沿中的一种）

同步电路时序收敛：满足触发器的建立时间和保持时间。EDA的时序分析工具可以检查同步电路的收敛问题。

同步电路优缺点：

同步性减少了电路竞争冒险和毛刺噪声

时钟偏斜(时钟到达每个触发器时间不一致，可以用EDA时钟树综合，以最长的时钟路径为基准，短的路径加入延时单元)和功耗问题

异步电路

异步电路的触发器可能在任何时间跳变。异步电路采用握手协议实现自同步。常用的握手协议分为二相位和四相位握手。

下图的Req和Ack是简单的握手信号，即request和acknowledge，先握手的是request而后回应的是acknowledge

在这里插入图片描述

二相位握手协议在Req和Ack的任何一对跳变沿组合处均可实现一次数据传输。而四相位握手协议只能实现一次数据传输。四相位握手协议是首选（因为稳定性高）

异步电路优缺点：

模块化突出、对信号延迟不敏感、没有时钟偏斜、高速低功耗

设计复杂，缺乏EDA工具支持

亚稳态

在这里插入图片描述

亚稳态本质上是信号跨时钟域传输时，输入的信号可能会不满足某个触发器的建立保持时间要求，从而锁存进一个不正常的电平（可能代表着NMOS和PMOS同时导通，并且可能传播下去，会造成后续电路工作不正常）

降低亚稳态发生概率：使用二级触发器（同步器），其本质是因为亚稳态最终会稳定在一个电平上，增加一级D触发器可以保证等亚稳态恢复到0或者1再采样，这样亚稳态就不会再传播下去。

一点思考:（如有不对请指正）但是这样不能保证跨时钟域的数据传输正确，只能保证亚稳态概率降到很低。因为发生亚稳态时，第二级触发器等待第一级触发器亚稳态输出回恢复稳定再采样，然而恢复到0还是1这是不能确定的，因此在这种情况下二级触发器采样输出的数据虽说不会有暂稳态传播下去，但是数据有可能是错误的

在这里插入图片描述

同步器的代码如下(参考上图)

module synchronizer( input bclk, input reset_b, input adat, output bdat ); reg bdat1,bdat2; always@(posedge bclk, negedge reset_b)begin if(reset_b) {bdat2,bdat1}

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