| CPLD/FPGA基础知识（三） | 您所在的位置：网站首页 › FPGA的GTX口电平适配设计 › CPLD/FPGA基础知识（三） |
|
8. PLD/FPGA IO电平兼容原则
l I/O单元：是芯片与外界电路的接口部分，需要完成不同电气特性下对输入/输出信号的驱动与匹配要求。 l I/O BANK：FPGA的IO被划分为若干个bank，每个BANK都有VCCO和VREF。 l IO标准：根据外部器件需求，选择IO标准。IO标准由VCCO或者/和VREF确定，通过软件配置。 l VCCO：端口电压，电平标准，同一个VCCO下可兼容不同的IO标准。 l VREF：参考电压，给部分输入标准提供参考电压。 故每个BANK只能有一个VCCO，同一个VCCO下的标准可以不同。不同BANK 可支持不同的VCCO。这就是电平兼容。电平兼容如下： VCCO Compatible Standards 3.3V PCI,LVTTL,SSTL3 I,SSTL3II,CTT,AGP,LVPECL,GTL,GTL+ 2.5V SSTL2I,SSTL2II,LVCMOS2,LVDS,BusLVDS,GTL,GTL+ 1.8V LVCMOS18,GTL,GTL+ 1.5V HSTLI,HSTLIII,HSTLIV,GTL,GTL+ *GTL和GTL+适用于所有电平，是因为开漏输出和VCCO无关。
*很多输出标准和LVTTL,LVCMOS,PCI的输入标准需要VCCO。 *一些输入标准需要VREF IO标准 电压 GTL+ 1.0 HSTLClassI,HSTL ClassII 0.75 HSTLClassIII,HSTLClassIV 0.9 SSTL2ClassI，SSTL2Class II 1.25 SSTL3ClassI，SSTL3ClassII 1.5 I/O Standard Input(VREF) Input(VCCO) Output(VCCO) VTT LVTTL(2-24mA) N/A 3.3 3.3 N/ LVCMOS2 N/A 2.5 2.5 N/A LVCMOS18 N/A 1.8 1.8 N/A PCI(3V,33MHz/66MHz) N/A 3.3 3.3 N/A GTL 0.8 N/A N/A 1.2 GTL+ 1.0 N/A N/A 1.5 HSTL Class I 0.75 N/A 1.5 0.75 HSTL Class III 0.9 N/A 1.5 1.5 HSTL Class IV 0.9 N/A 1.5 1.5 SSTL3 Class I and II 1.5 N/A 1.5 1.5 SSTL2 Class I and II 1.25 N/A 3.3 1.25 CTT 1.5 N/A 2.5 1.5 AGP 1.32 N/A 3.3 N/A LVDS,Bus LVDS N/A N/A 2.5 N/A LVPECL N/A N/A 3.3 N/A
*VREF是由其I/O信号需要还是不需要VREF来决定的 |
| CopyRight 2018-2019 实验室设备网 版权所有 |