74HC595D介绍与实现（C语言与verilog实现）

8位串行输入

8位可串行或并行输出

具有3种状态输出的存储寄存器

具有复位功能的移位寄存器

具有串行输入（DS）和串行输出（Q7S）来级联的功能。

移位寄存器和存储寄存器的时钟可分开控制。

由上图可看出，8位以为寄存由DS、SHCP、MR这三个引脚控制，8位存储寄存器有STCP引脚控制，而输出由OE引脚控制。Q7S引脚控制级联。数据先经过移位寄存器，再锁存到存储寄存器中，最后在OE引脚为低时数据并行输出。

由3.1的逻辑图和上图结合可看出：

驱动74HC595主要控制SHCP、DS、STCP、MR、OE这5个引脚，可把MR引脚拉高不复位移位寄存器、OE引脚拉低一直输出，这样实际控制的引脚只有3个。

DS引脚上的数据在SHCP处于上升沿时写入到移位寄存器；

DS引脚先送高位再送低位，如写入二进制数据10110111，则最先写入1到Q1上，再写入0，则Q0上的1被挤到Q1，Q0上的数据变为0，以此类推。最后移位寄存器上Q7-Q0的数据为10110111；

MR引脚为低时清空移位寄存器中的数据；

当写入的数据超过8位时，最先写入的数据会经过Q7S引脚输出，如写入数据10110111，此时再写入一位数据0，则Q7上的数据1会被挤到Q7S上，Q6的数据挤到Q7上，以此类推，Q0补上新写入的数据0，此时Q7~Q0的数据为01101110；

当STCP引脚处于上升沿时，移位寄存器上的8位数据将一次性锁存到存储寄存器中；

OE引脚为低电平时，存储寄存器上的数据会输出到并出输出引脚（Q0-Q7）上。为高电平时，并行输出引脚（Q0-Q7）则为高阻态

使用级联功能时，所有的74HC595D的第10、11、12引脚全部连接到主控芯片的引脚上，U27的第9引脚连接到U26的第14引脚上，形成级联功能；13引脚接地，使得595芯片一直输出。

级联的数据由U27的14引脚输入，当写入的数据超过8位时，最先写入的数据会通过第9引脚输出到U26的14引脚，写入到U26的移位寄存器中。

主控芯片：STM32F103RCT6

使用到的引脚PB4->STCP、PB5->MR、PB6->SHCP、PB7->DS，全部配置成通用推挽输出，需要注意的是由于使用到PB4引脚，PB4默认启用时不是普通引脚，是JTAG的复用功能-NJTRST，因此需要关闭JTAG-DP,启用SW-DP需要增加以下两行代码