数电实验:数字电子时钟的设计

  1. 研究数字电子时钟的工作原理。   2. 加深对proteus仿真软件的了解及其应用。   3. 利用proteus设计一个24小时制的数字电子时钟，能显示时、分、秒，例如23时59分59秒。

  Proteus 8.0

  理论上设计的数字电子时钟的主体框图如上图所示，它是一个对1Hz频率进行计数的电路，运行思路是：通过晶体振荡器来产生的频率为32.768kHz的时钟信号，然后该时钟信号经过分频器CD4060形成频率为2Hz的时钟信号，最后通过二分频器来形成标准信号1HZ，即秒基信号。将得到的秒基信号送入秒计数器中，秒计数器采用的是由2个74LS160形成的60进制的计数器，每累计都60秒得时候就会发出一个分脉冲信号，该信号将作为分计数器的时钟脉冲，分计数器也是采用由2个74LS160形成的60进制的计数器，每累计到60分钟，发出一个时脉冲信号，该信号将被作为时脉冲时钟脉冲，时计数器采用的24进制的计数器，这样就可以实现一天24小时的累计。整个设计的计时周期为24小时，显示的满刻度是23时59分59秒，然后自动清零从00时00分00秒开始重新计时。

       秒基信号的proteus仿真图对应的是上面主体框图的最后一行。其中振荡电路主要用来产生频率为32768Hz的时钟信号。采用石英晶体振荡器可以提高时间信号的稳定度。将32768HZ脉冲信号输入到CD4060组成的脉冲振荡的14位二进制计数器，所以从最后一级Q13输出的脉冲信号频率为：32768/16384=2HZ。再经过二次分频，得到最后的1HZ的秒基信号。如下图所示，是通过仿真示波器展示的秒基波形输出。这是研究课题要求上的秒基信号的产生，但是我的proteus没有CD4060，所以我直接用时钟信号输入的。         

  本次实验要求使用10进制的计数器74LS160来实现时间的计数单元的计数功能，因此24/60进制计数器均采用了2个74LS160，运用串行连接，异步清零的方式连接。以60进制计数器为例重点进行说明，如下图3-1所示，右边的74LS160可以表示秒个位计数，左边的74LS160可以表示秒十位计数。当时钟输入时，右边的74LS160将从0到9开始计数，满10进一，进位端将串行连接到左边的时钟输入端。由于74LS160是异步清零，所以会产生一个过渡态0110 0000，然后将左边两个高电平对应的端口信号通过一个2输入的与非门，直接连接到异步清零的端口。同理，24进制计数器的过渡态为0010 0100，原理图如下图3-2所示。     

  本次实验中我是用七段显示译码器74LS48来控制8个输入端的数码管，如下图所示，可以达到利用译码器74LS48来控制数码管的效果。     

  proteus仿真图如下图所示，下图中分别显示的是00时01分10秒，00时03分27秒。00时07分22秒。

  本次实验是综合性研究课题，设计一款24制的数字电子时钟。通过这次设计，我收获颇多。   总体上来说这次设计电路原理其实不难，但是在设计过程虽然很多东西自己明白该那么做，但是在真正的运用中却是实在是无从下手，遇到的很多小问题比自己想象中的要复杂得很多，让自己怀疑是不是考虑错了或者是走错了方向。在设计中，很多芯片的功能是自己不是很熟悉的，不同芯片之间的衔接更是让自己感到陌生。比如，在晶体振荡电路中产生的32768Hz的信号与分频器CD4060的链接，分频的原理对当时设计自己来说是很模糊的，但是通过查询资料对分频的原理有了了解，并且还从很多的方法中选择了32768Hz的晶体振荡器和CD4060分频器来产生标准的秒基信号，如下图所示。但是我在实际操作时，一直出错，后来才在元件库里发现没有CD4060，导致Proteus一直出错，后来换成了时钟直接输入，就直接出来了结果。   同时在设计24/60进制的计数器时，我把74LS161和74LS160的功能弄混了。最开始设计60进制的计数器时，我是按照161的步骤进行设计的，初态：0000 0000，终态0011 1011，过渡态0011 1100。这样设计是不对的，最后我仿真时才发现数字变化的不对，想了很长一段时间，才发现这个错误。使用74LS160时，正确的设计为时，初态：0000 0000，终态0101 1001，过渡态0110 0000。   通过这次的设计让自己熟悉了很多东西，捡起了很多曾经学过但已被我遗忘的知识，例如：串行/并行连接，不同进制的计数器的设计等等。同时也让我学习到了自己之前没有接触过的东西，对计数器74LS160,分频器CD4060等都有了一个很清楚的认识，获益匪浅。